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Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables

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dc.contributor.author Serralde Medina, Fernando
dc.date.accessioned 2014-06-26T19:41:04Z
dc.date.available 2014-06-26T19:41:04Z
dc.date.issued 2014-06-26
dc.identifier.uri http://132.248.52.100:8080/xmlui/handle/132.248.52.100/4010
dc.description Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables es_ES
dc.description.abstract Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables es_ES
dc.language.iso es es_ES
dc.subject Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables es_ES
dc.title Simular en VHDL la implementación de algoritmos FEC en dispositivos programables reconfigurables es_ES
dc.type Tesis es_ES
dc.director.trabajoescrito Solórzano Palomares, Juan Fernando
dc.carrera.ingenieria Ingeniería eléctrica y electrónica es_ES


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Nombre: Tesis_fer.pdf
Tamaño: 2.394Mb
Formato: PDF
Descripción: TESIS
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